Bihl+Wiedemann BW1975ASI扁平分接器

復(fù)接分接器是能夠直接連接到網(wǎng)絡(luò)電纜上的硬件設(shè)備，在連接后就可以向一個或多個的其它聯(lián)網(wǎng)設(shè)備發(fā)送在該電纜中傳播信息的拷貝，如網(wǎng)絡(luò)嗅探工具。

一種數(shù)字多路通信按支流復(fù)接方法，其特征是將各支流信息在同步復(fù)接時鐘控制下進行排隊，先寫入第1支流整個2048k比特(256字節(jié)，1幀)再寫入第2支流整個2048k比特，以此類推，最后寫入第64支流整個2048k比特，具體復(fù)接過程是各支流先經(jīng)HDB↓[3]解碼器解碼，轉(zhuǎn)換成設(shè)備內(nèi)的NRZ碼，然后在2048KHz主時鐘控制下寫入各自的緩沖寄存器，在同步復(fù)接時鐘139264KHz控制下讀出，再在各支流的時間發(fā)生器控制下進入各自的排隊器排隊，各支流在合路器中占據(jù)復(fù)接幀中各自的1行，輸出時進經(jīng)AMI編碼器編為AMI碼，分接過程與此相反，復(fù)接過的信息先經(jīng)AMI解碼器解碼，轉(zhuǎn)換成設(shè)備。

同步數(shù)字復(fù)接的設(shè)計及其FPGA實現(xiàn)  作者： 發(fā)布時間：2005-08-02          摘要：在簡要介紹同步數(shù)字復(fù)接基本原理的基礎(chǔ)上，采用VHDL語言對同步數(shù)字復(fù)接各組成模塊進行了設(shè)計，并在ISE集成環(huán)境下進行了設(shè)計描述、綜合、布局布線及時序仿真，取得了正確的設(shè)計結(jié)果，同時利用中小容量的FPGA實現(xiàn)了同步數(shù)字復(fù)接功能。  關(guān)鍵詞：同步數(shù)字復(fù)接/分接 FPGA位同步 幀同步檢測  基群速率數(shù)字信號的合成設(shè)備和分接設(shè)備是曜網(wǎng)絡(luò)中使用較多的關(guān)鍵設(shè)備，在數(shù)字程控交換機的用戶模塊、小靈通基站控制器和集團電話中都需要使用這種同步數(shù)字復(fù)接設(shè)備。近年來，隨著需要自建內(nèi)部通信系統(tǒng)的公司和企業(yè)不斷增多，同步數(shù)字復(fù)接設(shè)備的使用需求也在增加。FPGA（現(xiàn)場可編程門陣列）器件的高性能簡化了數(shù)字通信系統(tǒng)的設(shè)計與實現(xiàn)。本文基于FPGA的技術(shù)特點，結(jié)果數(shù)字復(fù)接技術(shù)的基本原理，實現(xiàn)了基群速率（2048kbps）數(shù)字信號的數(shù)字分接與復(fù)接。  1 同步數(shù)字復(fù)接的基本原理  在數(shù)字通信網(wǎng)絡(luò)中，為了擴大傳輸容量和傳輸效率，常常需要把若干個低速數(shù)字信號合并成為一個高速數(shù)字信號，然后通過高速信道傳輸；而在接收端又按照需要分解成低速數(shù)字信號。數(shù)字復(fù)接技術(shù)就是實現(xiàn)這種數(shù)字信號合并（復(fù)接）和分解（分接）的專門技術(shù)[1]。  1.1 系統(tǒng)劃分  同步數(shù)字復(fù)接終端包括同步數(shù)字復(fù)接器(Synchronous Digital Multiplexer)和同頻數(shù)字分接器(Synchronous Digital Demultiplexer)兩部分，如圖1所示。數(shù)字復(fù)接器把兩個或兩個以上的支路數(shù)字信號按時分復(fù)用方式合并成單一的合數(shù)數(shù)字信號；數(shù)字分接器把單一的合數(shù)數(shù)字信號分解為原來的各支路數(shù)字信號。通?？偸前褦?shù)字復(fù)接器和數(shù)字分接器裝在一起做成一個設(shè)備，稱為復(fù)接分接器（Muldex），一般簡稱數(shù)字復(fù)接設(shè)備[2]。  同步數(shù)字復(fù)接器由定時和復(fù)接單元組成；定時單元給字分接器則由同步、定時和分接單元組成。定時單元給設(shè)備提供各種定時信號，復(fù)接器的主時鐘可由內(nèi)部產(chǎn)生，也可由外部提供，而分接器主時鐘則從接收信號中提取，并通過同步電路的高速整控制，使得分接器基準(zhǔn)時序信號與復(fù)接器基準(zhǔn)時序信號保持正確的相位關(guān)系，即收發(fā)同步。同步的建立由同步單元實現(xiàn)[1]。  1.2 位同步[3]  在數(shù)字通信中，位同步是最基本的同步。位同步的基本含義就是收端和發(fā)端時鐘信號必須同頻同相，這樣接收端才能正確接收和發(fā)送端送來的每一個碼元。為了達(dá)到收發(fā)端時鐘同頻同相，接收端需要從收到的碼流中提取發(fā)送端的時鐘信號來控制收端時鐘，從而做到位同步。實現(xiàn)位同步的方法分為插入導(dǎo)頻法和直接法兩類。而直接法按照提取同步信號的方式，大致又可分為濾波法和鎖相法。鎖相法的原理是：在接收端用鑒相器比較接收碼元和本地產(chǎn)生的位同步信號的相位，如果兩者不一致，則用鑒相器輸出誤差信號去控制本地同步信號的相位，直至本地的位同步信號的相位與接收信號的相位一致為止。  1.3 幀同步  在復(fù)接分接器中，如果只是循環(huán)交織地復(fù)接各支路數(shù)字信號，那么一旦合并成為一個合路數(shù)字信號后就難以正確地實施分接。為了保證接收端分路系統(tǒng)能和發(fā)送端一致，在保持位同步的基礎(chǔ)上還必須要有一個幀同步系統(tǒng)，以實現(xiàn)發(fā)送端與接收端的幀同步[2]。  實現(xiàn)幀同步的基本方法是在發(fā)送端預(yù)先規(guī)定的時隙（即幀同步碼時隙）插入一組特殊碼型的幀同步碼組；在接收端由幀同步檢測電路檢測該碼組以保證收發(fā)幀同步[2]。  幀同步檢測狀態(tài)有失步態(tài)、同步校核態(tài)、同步態(tài)和同步保護態(tài)四種狀態(tài)。  2 基于FPGA的同步數(shù)字復(fù)接的設(shè)計與實現(xiàn)  FPGA/CPLD即繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點，又克服了普通ASIC設(shè)計的設(shè)計周期長、投資大、靈活性差的缺點，逐步成為復(fù)雜數(shù)字電路設(shè)計的理想]。x是XILIxNX公司提供的一個開發(fā)FPGA/CPLD的集成環(huán)境，其集成的工具可以完成從設(shè)計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、布局布線、時序仿真到配置芯片等整個FPGA。CPLD開發(fā)過程。  本設(shè)計采用ISE集成環(huán)境進行開發(fā)，使用SPARTAN-3系列FPGA器件實現(xiàn)設(shè)計。  2.1 按驪字復(fù)接系統(tǒng)的設(shè)計  數(shù)字信號復(fù)接主要有兩種方式[1]：一種是“逐位復(fù)接

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